HAL SPARC64 - HAL SPARC64

SPARC64
Informations générales
Lancé 1995 ; Il y a 25 ans ( 1995 )
Conçu par Systèmes informatiques HAL
Fabricant (s) commun (s)
Performance
Max. Fréquence d'horloge du processeur 101 MHz à 118 MHz
Architecture et classification
Jeu d'instructions SPARC V9
Spécifications physiques
Noyaux

SPARC64 est un microprocesseur développé par HAL Computer Systems et fabriqué par Fujitsu . Il implémente l' architecture de jeu d' instructions SPARC V9 (ISA), le premier microprocesseur à le faire. SPARC64 était le premier microprocesseur de HAL et le premier de la marque SPARC64. Il fonctionne à 101 et 118 MHz. Le SPARC64 a été utilisé exclusivement par Fujitsu dans leurs systèmes; les premiers systèmes, les stations de travail Fujitsu HALstation modèle 330 et modèle 350, ont été officiellement annoncés en septembre 1995 et ont été introduits en octobre 1995, avec deux ans de retard. Il a été remplacé par le SPARC64 II (anciennement connu sous le nom de SPARC64 +) en 1996.

La description

Le SPARC64 est un microprocesseur superscalaire qui émet quatre instructions par cycle et les exécute dans le désordre . Il s'agit d'une conception à puces multiples, composée de sept matrices: une matrice CPU, une matrice MMU, quatre matrices CACHE et une matrice CLOCK.

Die CPU

La puce CPU contient la majorité de la logique, toutes les unités d'exécution et un cache d'instructions de niveau 0 (L0). Les unités d'exécution se composent de deux unités entières, unités d'adresse, unités à virgule flottante (FPU), unités de mémoire. Le matériel FPU se compose d'une unité fusionnée à ajout multiple (FMA) et d'une unité de division. Mais les instructions FMA ne sont réellement fusionnées (c'est-à-dire avec un seul arrondi) qu'à partir de SPARC64 VI . L'unité FMA est en pipeline et a une latence de quatre cycles et un débit d'un cycle. L'unité de division n'est pas en pipeline et a des latences beaucoup plus longues. Le cache d'instructions L0 a une capacité de 4 Ko, est mappé directement et a une latence d'un cycle.

La puce CPU est connectée au CACHE et la matrice MMU par dix bus 64 bits. Quatre bus d'adresses transportant des adresses virtuelles conduisent à chaque puce de cache. Deux bus de données écrivent les données du fichier de registre vers les deux matrices CACHE qui implémentent le cache de données. Quatre bus, un de chaque puce CACHE, fournissent des données ou des instructions au CPU.

La puce CPU contenait 2,7 millions de transistors, a des dimensions de 17,53 mm sur 16,92 mm pour une surface de 297 mm 2 et a 817 bosses de signal et 1 695 bosses de puissance.

MMU meurent

La puce MMU contient l' unité de gestion de la mémoire , le contrôleur de cache et les interfaces externes. Le SPARC64 a des interfaces séparées pour la mémoire et l'entrée / sortie (E / S). Le bus utilisé pour accéder à la mémoire a une largeur de 128 bits. L'interface système est le bus HAL I / O (HIO), un bus asynchrone 64 bits. La MMU a une surface de matrice de 163 mm 2 .

Le cache meurt

Quatre matrices implémentent l'instruction de niveau 1 (L1) et les caches de données, qui nécessitent chacune deux matrices. Les deux caches ont une capacité de 128 Ko. La latence des deux caches est de trois cycles et les caches sont associatifs à quatre voies. Le cache de données est protégé par un code de correction d'erreur (ECC) et la parité. Il utilise une taille de ligne de 128 octets. Chaque dé CACHE implémente 64 Ko du cache et une partie des balises de cache.

La matrice de cache contient 4,3 millions de transistors, a des dimensions de 14,0 mm sur 10,11 mm pour une surface de matrice de 142 mm 2 . Il a 1 854 bosses de soudure, dont 446 sont des signaux et 1408 sont de la puissance.

Physique

Le SPARC64 était composé de 21,9 millions de transistors. Il a été fabriqué par Fujitsu dans le cadre de leur procédé CS-55, un procédé CMOS ( métal-oxyde-semiconducteur ) complémentaire métal-oxyde-semi-conducteur (CMOS) de 0,40 μm à quatre couches . Les sept matrices sont emballées dans un module multi-puces en céramique rectangulaire (MCM), connecté au dessous du MCM avec des bosses de soudure. Le MCM a 565 broches, dont 286 sont des broches de signal et 218 sont des broches d'alimentation, organisées sous forme de réseau de broches (PGA). Le MCM a de larges bus qui relient les sept matrices.

SPARC64 II

SPARC64 II
Informations générales
Lancé 1996
Discontinué 1998
Conçu par Systèmes informatiques HAL
Fabricant (s) commun (s)
Performance
Max. Fréquence d'horloge du processeur 141 à 161 MHz
Architecture et classification
Jeu d'instructions SPARC V9

Le SPARC64 II (SPARC64 +) était un développement ultérieur du SPARC64. Il s'agit d'un microprocesseur SPARC64 de deuxième génération. Il fonctionnait à 141 et 161 MHz. Il a été utilisé par Fujitsu dans ses stations de travail HALstation modèle 375 (141 MHz) et modèle 385 (161 MHz), qui ont été introduites en novembre 1996 et décembre 1996, respectivement. Le SPARC64 II a été remplacé par le SPARC64 III en 1998.

Le SPARC64 II a des performances plus élevées en raison des fréquences d'horloge plus élevées permises par les nouveaux réglages de processus et de circuit; et un nombre d' instructions par cycle (IPC) plus élevé en raison des améliorations de microarchitecture suivantes:

  • La capacité du cache d'instructions de niveau 0 (L0) a été doublée à 8 Ko.
  • Le nombre de registres physiques est passé de 116 à 128 et le nombre de fichiers de registres à cinq de quatre.
  • Le nombre d'entrées dans la table d'historique des succursales a été doublé pour atteindre 2 048.

Il a été fabriqué par Fujitsu dans leur processus CS-60, un processus CMOS métallique à cinq couches de 0,35 μm. Le nouveau processus a réduit la surface des matrices, la matrice CPU mesurant 202 mm 2 , la matrice MMU 103 mm 2 et la matrice CACHE 84 mm 2 .

SPARC64 GP

SPARC64 GP
Informations générales
Lancé 1997
Discontinué 2002
Conçu par Systèmes informatiques HAL
Fabricant (s) commun (s)
Performance
Max. Fréquence d'horloge du processeur De 225 à 275 MHz à 600 à 810 MHz
Architecture et classification
Jeu d'instructions SPARC V9

Le SPARC64 GP est une série de microprocesseurs connexes développés par HAL et Fujitsu utilisé dans les Fujitsu GP7000F et PRIMEPOWER serveurs . Le premier SPARC64 GP était un développement ultérieur du SPARC64 II. Il s'agissait d'un microprocesseur SPARC64 de troisième génération et était connu sous le nom de SPARC64 III avant son introduction. Le SPARC64 GP fonctionnait à des fréquences d'horloge de 225, 250 et 275 MHz. C'était le premier microprocesseur de HAL à prendre en charge le multitraitement . Les principaux concurrents étaient les HP PA-8500 , IBM POWER3 et Sun UltraSPARC II . Le SPARC64 GP a été enregistré en juillet 1997. Il a été annoncé le 11 avril 1998, avec des versions 225 et 250 MHz introduites en décembre 1998. Une version 275 MHz a été introduite en mars 1999.

Il s'agissait d'une implémentation à une seule matrice du SPARC64 II qui intégrait, avec des modifications, la matrice du processeur et deux des quatre matrices CACHE. De nombreuses modifications et améliorations ont été apportées à la microarchitecture, telles que le remplacement de la MMU et une nouvelle interface système utilisant l' architecture Ultra Port .

Il avait amélioré la prédiction de branchement , un étage de pipeline supplémentaire pour améliorer les fréquences d'horloge et un deuxième FPU qui pouvait exécuter des instructions d'ajout et de soustraction. Un FPU avec moins de fonctionnalités a été ajouté au lieu d'un double du premier pour enregistrer la zone de découpe; le deuxième FPU fait la moitié de la taille du premier. Il a une latence de trois cycles pour toutes les instructions. L' unité de gestion de mémoire (MMU) SPARC64 II complexe a été remplacée par une unité plus simple compatible avec le système d' exploitation Solaris . Auparavant, les systèmes SPARC64 exécutaient SPARC64 / OS, un dérivé de Solaris développé par HAL qui prenait en charge le SPARC64.

Les caches L1 ont été divisés par deux en capacité à 64 Ko contre 128 Ko pour réduire la surface de la puce (raison pour laquelle seulement deux des quatre matrices CACHE ont été intégrées à partir du SPARC64 II). La perte de performances associée a été atténuée par la mise à disposition d'un grand cache L2 externe d'une capacité de 1 à 16 Mo. Le cache L2 est accessible avec un bus de données dédié de 128 bits qui fonctionne à la même fréquence ou à la moitié de la fréquence d'horloge du microprocesseur. Le cache L2 est inclusif, c'est-à-dire qu'il s'agit d'un super-ensemble des caches L1. Les caches L1 et L2 ont leurs données protégées par ECC et leurs balises par parité.

L'interface système propriétaire du SPARC64 II a été remplacée par une interface compatible avec l' architecture Ultra Port . Cela a permis au SPARC64 III d'utiliser des chipsets de Sun Microelectronics. Le bus système fonctionne à la moitié, au tiers, au quart ou au cinquième de la fréquence du microprocesseur, jusqu'à un maximum de 150 MHz.

Il contenait 17,6 millions de transistors, dont 6 millions pour la logique et 11,6 millions sont contenus dans les caches et les TLB. La matrice a une surface de 210 mm 2 . Il a été fabriqué par Fujitsu dans leur processus CS-70, un processus CMOS de 0,24 μm, métal à cinq couches. Il est emballé dans un boîtier LGA (Land Grid Array) de 957 tampons avec des dimensions de 42,5 mm sur 42,5 mm. Sur les 957 plots, 552 sont pour les signaux et 405 pour l'alimentation et la masse.

La tension interne est de 2,5 V, la tension d'E / S est de 3,3 V. Consommation électrique maximale de 60 W à 275 MHz. Les signaux Ultra Port Architecture (UPA) sont compatibles avec les niveaux LVTTL (Low Voltage Transistor Transistor Logic) de 3,3 V, à l'exception des signaux d'horloge différentiels qui sont compatibles avec les niveaux de logique de pseudo-émetteur couplé (PECL) de 3,3 V.

Versions ultérieures

Les deuxième et troisième GP SPARC64 sont des microprocesseurs SPARC64 de quatrième génération. Le deuxième SPARC64 GP était un développement ultérieur du premier et il fonctionnait entre 400 et 563 MHz. Les premières versions, fonctionnant à 400 et 450 MHz, ont été introduites le 1er août 2000. Elle disposait de caches d'instructions et de données L1 plus volumineux, doublés en capacité à 128 Ko chacun; meilleure prédiction de branche grâce à un BHT plus grand composé de 16 384 entrées; prise en charge du jeu d'instructions visuelles (VIS); et un cache L2 construit à partir de la SRAM à double débit de données (DDR). Il contenait 30 millions de transistors et a été fabriqué par Fujitsu dans leur processus CS80, un processus CMOS de 0,18 μm avec six niveaux d' interconnexion en cuivre . Il utilisait une alimentation interne de 1,8 V et une alimentation de 2,5 ou 3,3 V pour les E / S. Il était emballé dans un réseau de grilles à billes (BGA) à 1206 contacts mesurant 37,5 mm sur 37,5 mm. sur les 1 206 contacts, 552 sont des signaux et 405 sont de l'alimentation ou de la masse.

Le troisième SPARC64 GP était identique au deuxième en termes de microarchitecture. Il fonctionnait entre 600 et 810 MHz. Les premières versions ont été introduites en 2001. Versions 700, 788 et 810 MHz introduites le 17 juillet 2002. Il a été fabriqué par Fujitsu dans leur processus CS85 de 0,15 μm avec six niveaux d'interconnexion en cuivre. Il utilisait une alimentation interne de 1,5 V et une alimentation de 1,8 ou 2,5 V pour les E / S.

Voir également

  • SPARC64 V (cet article couvre également les SPARC64 V +, VI, VII, VII +, VIIIfx, IXfx, X, X + et XIfx)

Remarques

Les références