FinFET - FinFET
Un transistor à effet de champ à ailettes ( FinFET ) est un dispositif multigrille , un MOSFET ( transistor à effet de champ métal-oxyde-semiconducteur ) construit sur un substrat où la grille est placée sur deux, trois ou quatre côtés du canal ou enroulée autour le canal, formant une structure double voire multi-portes. Ces dispositifs ont reçu le nom générique de "FinFET" car la région source/drain forme des ailettes à la surface du silicium. Les dispositifs FinFET ont des temps de commutation nettement plus rapides et une densité de courant plus élevée que la technologie CMOS planaire (complémentaire métal-oxyde-semiconducteur).
FinFET est un type de transistor non planaire , ou transistor "3D". C'est la base de la fabrication de dispositifs semi-conducteurs nanoélectroniques modernes . Les micropuces utilisant des portes FinFET ont été commercialisées pour la première fois dans la première moitié des années 2010 et sont devenues la conception de porte dominante à 14 nm , 10 nm et 7 nm de nœuds de processus .
Il est courant qu'un seul transistor FinFET contienne plusieurs ailettes, disposées côte à côte et toutes couvertes par la même grille, qui agissent électriquement comme une seule, pour augmenter la force et les performances de l'entraînement.
Histoire
Après que le MOSFET ait été démontré pour la première fois par Mohamed Atalla et Dawon Kahng de Bell Labs en 1960, le concept d'un transistor à couche mince à double grille (TFT) a été proposé par HR Farrah ( Bendix Corporation ) et RF Steinberg en 1967. Un double- Le MOSFET à grille a ensuite été proposé par Toshihiro Sekigawa du Laboratoire électrotechnique (ETL) dans un brevet de 1980 décrivant le transistor XMOS planaire. Sekigawa a fabriqué le transistor XMOS avec Yutaka Hayashi à l'ETL en 1984. Ils ont démontré que les effets des canaux courts peuvent être considérablement réduits en intercalant un dispositif silicium sur isolant (SOI) entièrement appauvri entre deux électrodes de grille connectées ensemble.
Le premier type de transistor FinFET s'appelait un transistor « Depleted Lean-channel Transistor » ou « DELTA », qui a été fabriqué pour la première fois au Japon par Digh Hisamoto du Hitachi Central Research Laboratory , Toru Kaga, Yoshifumi Kawamoto et Eiji Takeda en 1989. La porte du transistor peut recouvrir et contacter électriquement l'ailette du canal semi-conducteur à la fois sur le dessus et les côtés ou uniquement sur les côtés. Le premier est appelé transistor tri-grille et le second transistor double-grille . Un transistor à double grille peut éventuellement avoir chaque côté connecté à deux bornes ou contacts différents. Cette variante est appelée transistor divisé . Ceci permet un contrôle plus affiné du fonctionnement du transistor.
L'ingénieur indonésien Effendi Leobandung, alors qu'il travaillait à l' Université du Minnesota , a publié un article avec Stephen Y. Chou lors de la 54e conférence de recherche sur les appareils en 1996 décrivant l'avantage de découper un transistor CMOS large en plusieurs canaux avec une largeur étroite pour améliorer la mise à l'échelle et augmenter courant de l'appareil en augmentant la largeur effective de l'appareil. Cette structure est à quoi ressemble un FinFET moderne. Bien qu'une certaine largeur de l'appareil soit sacrifiée en le coupant en largeurs étroites, la conduction de la paroi latérale des ailettes étroites compense largement la perte, pour les ailettes hautes. Le dispositif avait une largeur de canal de 35 nm et une longueur de canal de 70 nm .
Le potentiel des recherches de Digh Hisamoto sur les transistors DELTA a attiré l'attention de la Defense Advanced Research Projects Agency (DARPA), qui a attribué en 1997 un contrat à un groupe de recherche de l' UC Berkeley pour développer un transistor submicronique profond basé sur la technologie DELTA. Le groupe était dirigé par Hisamoto avec TSMC de Chenming Hu . L'équipe a fait les percées suivantes entre 1998 et 2004.
- 1998 – FinFET canal N ( 17 nm ) – Digh Hisamoto, Chenming Hu, Tsu-Jae King Liu , Jeffrey Bokor, Wen-Chin Lee, Jakub Kedzierski, Erik Anderson, Hideki Takeuchi, Kazuya Asano
- 1999 – FinFET canal P ( sous-50 nm ) – Digh Hisamoto, Chenming Hu, Xuejue Huang, Wen-Chin Lee, Charles Kuo, Leland Chang, Jakub Kedzierski, Erik Anderson, Hideki Takeuchi
- 2001 – FinFET 15 nm – Chenming Hu, Yang‐Kyu Choi, Nick Lindert, P. Xuan, S. Tang, D. Ha, Erik Anderson, Tsu-Jae King Liu, Jeffrey Bokor
- 2002 – 10 nm FinFET – Shably Ahmed, Scott Bell, Cyrus Tabery, Jeffrey Bokor, David Kyser, Chenming Hu, Tsu-Jae King Liu, Bin Yu, Leland Chang
- 2004 – High-κ / porte métallique FinFET – D. Ha, Hideki Takeuchi, Yang‐Kyu Choi, Tsu-Jae King Liu, W. Bai, D.‐L. Kwong, A. Agarwal, M. Ameen
Ils ont inventé le terme « FinFET » (transistor à effet de champ fin) dans un article de décembre 2000, utilisé pour décrire un transistor non planaire à double grille construit sur un substrat SOI.
En 2006, une équipe de chercheurs coréens du Korea Advanced Institute of Science and Technology (KAIST) et du National Nano Fab Center a mis au point un transistor de 3 nm , le plus petit dispositif nanoélectronique au monde , basé sur la technologie FinFET de type gate-all-around (GAA). . En 2011, les chercheurs de l' Université Rice, Masoud Rostami et Kartik Mohanram, ont démontré que les FinFET peuvent avoir deux portes électriquement indépendantes, ce qui donne aux concepteurs de circuits plus de flexibilité pour concevoir des portes efficaces et à faible puissance.
Commercialisation
Le premier transistor de 25 nanomètres de l'industrie fonctionnant sur seulement 0,7 volt a été présenté en décembre 2002 par TSMC . La conception "Omega FinFET", nommée d'après la similitude entre la lettre grecque " Omega " et la forme dans laquelle la grille s'enroule autour de la structure source/drain, a un retard de grille de seulement 0,39 picoseconde (ps) pour le transistor de type N et 0,88 ps pour le type P.
En 2004, Samsung a fait la démonstration d'une conception « Bulk FinFET », qui a permis de produire en série des appareils FinFET. Ils ont fait la démonstration d'une mémoire dynamique à accès aléatoire ( DRAM ) fabriquée avec un procédé Bulk FinFET de 90 nm .
En 2011, Intel a démontré transistors Tri-Gate , où la grille entoure le canal sur trois côtés, ce qui permet une meilleure efficacité énergétique et de retard et de grille inférieure ainsi une plus grande transistors de performance sur plan.
Les puces produites commercialement à 22 nm et moins ont généralement utilisé des conceptions de grille FinFET (mais des processus planaires existent jusqu'à 18 nm, avec 12 nm en développement). La variante tri-gate d' Intel a été annoncée à 22 nm en 2011 pour sa microarchitecture Ivy Bridge . Ces appareils ont été expédiés à partir de 2012. À partir de 2014, à 14 nm (ou 16 nm), les principales fonderies (TSMC, Samsung, GlobalFoundries ) ont utilisé des conceptions FinFET.
En 2013, SK Hynix a commencé la production commerciale en série d'un procédé 16 nm , TSMC a commencé la production d'un procédé FinFET 16 nm et Samsung Electronics a commencé la production d'un procédé 10 nm . TSMC a commencé la production d'un processus 7 nm en 2017, et Samsung a commencé la production d'un processus 5 nm en 2018. En 2019, Samsung a annoncé des plans pour la production commerciale d'un processus GAAFET 3 nm d' ici 2021.
La production commerciale de mémoire à semi-conducteurs FinFET nanoélectronique a commencé dans les années 2010. En 2013, SK Hynix a commencé la production en série de mémoire flash NAND 16 nm , et Samsung Electronics a commencé la production de mémoire flash NAND à cellules multi-niveaux (MLC) 10 nm . En 2017, TSMC a commencé la production de mémoire SRAM en utilisant un processus de 7 nm.