Dispositif multiporte - Multigate device

Un MOSFET à double grille et un symbole schématique

Un dispositif multigrille , un MOSFET multigrille ou un transistor à effet de champ multigrille ( MuGFET ) fait référence à un transistor à effet de champ métal-oxyde-semiconducteur (MOSFET) qui a plus d'une grille dans un seul dispositif. Les multiples grilles peuvent être commandées par une seule électrode de grille, les multiples surfaces de grille agissant électriquement comme une seule grille, ou par des électrodes de grille indépendantes. Un dispositif à grilles multiples utilisant des électrodes de grille indépendantes est parfois appelé transistor à effet de champ à grilles multiples indépendantes ( MIGFET ). Les dispositifs multi- grilles les plus utilisés sont le FinFET (transistor à effet de champ fin) et le GAAFET ( transistor à effet de champ à grille intégrale), qui sont des transistors non planaires, ou transistors 3D .

Les transistors multi- grilles sont l'une des nombreuses stratégies développées par les fabricants de semi-conducteurs MOS pour créer des microprocesseurs et des cellules de mémoire toujours plus petits , familièrement appelés étendre la loi de Moore (dans sa version étroite et spécifique concernant l'échelle de densité, à l'exclusion de sa confusion historique imprudente avec mise à l'échelle de Dennard ). Des efforts de développement dans les transistors multigrilles ont été signalés par le Laboratoire électrotechnique , Toshiba , Grenoble INP , Hitachi , IBM , TSMC , UC Berkeley , Infineon Technologies , Intel , AMD , Samsung Electronics , KAIST , Freescale Semiconductor et d'autres, et l' ITRS a prédit correctement que de tels dispositifs seront la pierre angulaire des technologies sub-32 nm . Le principal obstacle à une mise en œuvre généralisée est la fabricabilité, car les conceptions planes et non planes présentent des défis importants, en particulier en ce qui concerne la lithographie et la structuration. D'autres stratégies complémentaires pour la mise à l'échelle des dispositifs incluent l' ingénierie de contrainte de canal , les technologies basées sur le silicium sur isolant et les matériaux de grille à haut κ /métal.

Les MOSFET à double grille sont couramment utilisés dans les mélangeurs à très haute fréquence (VHF) et dans les amplificateurs frontaux VHF sensibles. Ils sont disponibles auprès de fabricants tels que Motorola , NXP Semiconductors et Hitachi .

Les types

Plusieurs modèles multiportes

Des dizaines de variantes de transistors multigrilles peuvent être trouvées dans la littérature. En général, ces variantes peuvent être différenciées et classées en termes d'architecture (conception planaire vs non planaire) et de nombre de canaux/portes (2, 3 ou 4).

MOSFET planaire à double grille (DGMOS)

Un MOSFET planaire à double grille (DGMOS) utilise des procédés de fabrication planaires conventionnels (couche par couche) pour créer des dispositifs MOSFET à double grille (transistor à effet de champ métal-oxyde-semiconducteur), évitant les exigences de lithographie plus strictes associées aux non-planaires. , structures de transistors verticaux. Dans les transistors planaires à double grille, le canal drain-source est pris en sandwich entre deux empilements grille/grille-oxyde fabriqués indépendamment. Le principal défi dans la fabrication de telles structures est d'obtenir un auto-alignement satisfaisant entre les portes supérieure et inférieure.

Après que le MOSFET ait été démontré pour la première fois par Mohamed Atalla et Dawon Kahng de Bell Labs en 1960, le concept d'un transistor à couche mince à double grille (TFT) a été proposé par HR Farrah ( Bendix Corporation ) et RF Steinberg en 1967. Le concept de un MOSFET à double grille a ensuite été proposé par Toshihiro Sekigawa du Laboratoire électrotechnique (ETL) dans un brevet de 1980 décrivant le transistor XMOS planaire. Sekigawa a fabriqué le transistor XMOS avec Yutaka Hayashi à l'ETL en 1984. Ils ont démontré que les effets des canaux courts peuvent être considérablement réduits en intercalant un dispositif silicium sur isolant (SOI) entièrement appauvri entre deux électrodes de grille connectées ensemble.

La démonstration ETL a inspiré des chercheurs de Grenoble INP , dont Francis Balestra, Sorin Cristoloveanu, M. Benachir et Tarek Elewa, à fabriquer un MOSFET à double grille utilisant un film mince de silicium en 1987. Le contrôle à double grille des transistors SOI a été utilisé pour forcer l'ensemble du film de silicium. (couches d'interface et volume) en forte inversion (appelée « Volume-Inversion MOSFET ») ou en forte accumulation (appelée « Volume-Accumulation MOSFET »). Cette méthode de fonctionnement du transistor, démontrant les propriétés électrostatiques et l'évolutivité des dispositifs multigrilles, offrait de solides performances de dispositif, en particulier des augmentations substantielles de la pente sous- seuil , de la transconductance et du courant de drain. Un programme de simulation et des expériences sur les structures SIMOX ont été utilisés pour étudier ce dispositif.

Sekigawa a fabriqué un dispositif XMOS avec une longueur de grille de 2 µm en 1987. En 1988, une équipe de recherche IBM dirigée par Bijan Davari a fabriqué des dispositifs CMOS à double grille de 180 nm à 250 nm . En 1992, Sekigawa a fabriqué un appareil XMOS 380 nm . En 1998, E. Suzuki a fabriqué un appareil XMOS 40 nm . L'objectif de la recherche et du développement (R&D) du DGMOS s'est par la suite déplacé de la technologie DGMOS planaire vers les technologies non planaires FinFET (transistor à effet de champ fin) et GAAFET (transistor à effet de champ à grille).

FlexFET

FlexFET est un transistor plan à double grille indépendante avec un MOSFET à grille supérieure en métal damasquiné et une grille inférieure JFET implantée qui sont auto-alignés dans une tranchée de grille. Ce dispositif est hautement évolutif en raison de sa longueur de canal sous-lithographique ; extensions de source et de drain ultra-peu profondes non implantées ; régions de source et de drain surélevées non épi; et dernier flux de porte. FlexFET est un véritable transistor à double grille en ce que (1) les grilles supérieure et inférieure assurent le fonctionnement du transistor, et (2) le fonctionnement des grilles est couplé de telle sorte que le fonctionnement de la grille supérieure affecte le fonctionnement de la grille inférieure et vice versa. Flexfet a été développé et est fabriqué par American Semiconductor, Inc.

FinFET

Un dispositif FinFET à double grille

Un MOSFET FinFET SOI

La NVIDIA GTX 1070 , qui utilise une puce Pascal basée sur FinFET 16 nm fabriquée par TSMC

Le FinFET (transistor à effet de champ fin) est un type de transistor non planaire, ou transistor "3D" (à ne pas confondre avec les puces 3D ). Le FinFET est une variante des MOSFET traditionnels se distinguant par la présence d'un mince canal d'inversion "fin" en silicium sur le dessus du substrat, permettant à la grille d'établir deux points de contact : les côtés gauche et droit de l'ailette. L'épaisseur de l'ailette (mesurée dans la direction de la source au drain) détermine la longueur de canal efficace du dispositif. La structure de grille enveloppante offre un meilleur contrôle électrique sur le canal et aide ainsi à réduire le courant de fuite et à surmonter d'autres effets de canal court .

Le premier type de transistor finfet s'appelait un transistor « Depleted Lean-channel Transistor » ou « DELTA », qui a été fabriqué pour la première fois par Digh Hisamoto, Toru Kaga, Yoshifumi Kawamoto et Eiji Takeda du Laboratoire central de recherche Hitachi en 1989. À la fin des années 1990 , digh Hisamoto a commencé à collaborer avec une équipe internationale de chercheurs sur la technologie la poursuite du développement de DELTA, dont TSMC de Chenming Hu et UC Berkeley équipe de recherche , y compris Tsu-Jae roi Liu , Jeffrey Bokor, Xuejue Huang, Leland Chang, Nick Lindert, S. Ahmed, Cyrus Tabery, Yang‐Kyu Choi, Pushkar Ranade, Sriram Balasubramanian, A. Agarwal et M. Ameen. En 1998, l'équipe a développé les premiers FinFET à canal N et a fabriqué avec succès des dispositifs jusqu'à un processus de 17 nm . L'année suivante, ils ont développé les premiers FinFET à canal P. Ils ont inventé le terme « FinFET » (transistor à effet de champ fin) dans un article de décembre 2000.

Dans l'usage courant, le terme FinFET a une définition moins précise. Parmi les fabricants de microprocesseurs , AMD , IBM et Freescale décrivent leurs efforts de développement à double porte comme un développement FinFET, tandis qu'Intel évite d'utiliser le terme pour décrire leur architecture à trois portes étroitement liée. Dans la littérature technique, FinFET est utilisé de manière quelque peu générique pour décrire toute architecture de transistor multiporte à ailettes, quel que soit le nombre de portes. Il est courant qu'un seul transistor FinFET contienne plusieurs ailettes, disposées côte à côte et toutes couvertes par la même grille, qui agissent électriquement comme une seule, pour augmenter la force et les performances de l'entraînement. La porte peut également recouvrir la totalité de la ou des ailettes.

Un transistor de 25 nm fonctionnant sur seulement 0,7 volt a été démontré en décembre 2002 par TSMC (Taiwan Semiconductor Manufacturing Company). La conception "Omega FinFET" tire son nom de la similitude entre la lettre grecque oméga (Ω) et la forme dans laquelle la grille s'enroule autour de la structure source/drain. Il a un retard de grille de seulement 0,39 picoseconde (ps) pour le transistor de type N et de 0,88 ps pour le type P.

En 2004, Samsung Electronics a fait la démonstration d'une conception « Bulk FinFET », qui a permis de produire en série des appareils FinFET. Ils ont fait la démonstration d'une mémoire dynamique à accès aléatoire ( DRAM ) fabriquée avec un procédé Bulk FinFET de 90 nm . En 2006, une équipe de chercheurs coréens du Korea Advanced Institute of Science and Technology (KAIST) et du National Nano Fab Center a développé un transistor de 3 nm , le plus petit dispositif nanoélectronique au monde , basé sur la technologie FinFET. En 2011, les chercheurs de l' Université Rice, Masoud Rostami et Kartik Mohanram, ont démontré que les FINFET peuvent avoir deux portes électriquement indépendantes, ce qui donne aux concepteurs de circuits plus de flexibilité pour concevoir avec des portes efficaces et à faible consommation d'énergie.

En 2012, Intel a commencé à utiliser les FinFET pour ses futurs appareils commerciaux. Des fuites suggèrent que le FinFET d'Intel a une forme inhabituelle de triangle plutôt que de rectangle, et il est supposé que cela pourrait être dû au fait qu'un triangle a une résistance structurelle plus élevée et peut être fabriqué de manière plus fiable ou parce qu'un prisme triangulaire a une plus grande surface à -rapport de volume qu'un prisme rectangulaire, augmentant ainsi les performances de commutation.

En septembre 2012, GlobalFoundries a annoncé son intention d'offrir une technologie de traitement de 14 nanomètres avec des transistors tridimensionnels FinFET en 2014. Le mois suivant, la société rivale TSMC a annoncé le début de la production anticipée ou « à risque » de FinFETS 16 nm en novembre 2013.

En mars 2014, TSMC a annoncé qu'elle était sur le point de mettre en œuvre plusieurs procédés de fabrication de plaquettes die-on FinFET 16 nm :

FinFET 16 nm (T4 2014),
FinFET+ 16 nm ( environ Q4 2014),
16 nm FinFET "Turbo" (estimé en 2015-2016).

AMD a publié des GPU utilisant leur architecture de puce Polaris et fabriqués sur 14 nm FinFET en juin 2016. La société a essayé de produire une conception pour fournir un "saut générationnel en efficacité énergétique" tout en offrant des fréquences d'images stables pour les graphiques, les jeux, la réalité virtuelle, et applications multimédias.

En mars 2017, Samsung et eSilicon ont annoncé la sortie de bande pour la production d'un ASIC FinFET 14 nm dans un boîtier 2.5D.

Transistor à trois grilles

Un transistor à trois grilles, également connu sous le nom de transistor à trois grilles, est un type de MOSFET avec une grille sur trois de ses côtés. Un transistor à triple grille a été démontré pour la première fois en 1987, par une équipe de recherche de Toshiba comprenant K. Hieda, Fumio Horiguchi et H. Watanabe. Ils ont réalisé que le corps complètement déchargée (FD) d'une masse étroite Si à base de transistor a contribué à améliorer la commutation due à un effet de polarisation corps diminué. En 1992, un MOSFET à triple grille a été démontré par le chercheur d' IBM Hon-Sum Wong.

La fabrication à trois portes est utilisée par Intel pour l'architecture à transistors non planaire utilisée dans les processeurs Ivy Bridge , Haswell et Skylake . Ces transistors utilisent une seule grille empilée au-dessus de deux grilles verticales (une seule grille enroulée sur trois côtés du canal), permettant essentiellement trois fois la surface de déplacement des électrons . Intel rapporte que leurs transistors à trois grilles réduisent les fuites et consomment beaucoup moins d' énergie que les transistors actuels. Cela permet une vitesse jusqu'à 37% plus élevée ou une consommation électrique inférieure à 50% du type précédent de transistors utilisé par Intel.

Intel explique : « La commande supplémentaire permet de faire circuler autant de courant de transistor que possible lorsque le transistor est à l'état « on » (pour les performances), et aussi proche de zéro que possible lorsqu'il est à l'état « arrêt » (pour minimiser la puissance ), et permet au transistor de basculer très rapidement entre les deux états (encore une fois, pour les performances)." Intel a déclaré que tous les produits après Sandy Bridge seront basés sur cette conception.

Intel a annoncé cette technologie en septembre 2002. Intel a annoncé des "transistors à triple grille" qui maximisent "les performances de commutation des transistors et diminuent les pertes de puissance". Un an plus tard, en septembre 2003, AMD a annoncé qu'il travaillait sur une technologie similaire lors de la Conférence internationale sur les dispositifs et les matériaux à semi-conducteurs. Aucune autre annonce de cette technologie n'a été faite jusqu'à l'annonce d'Intel en mai 2011, bien qu'il ait été déclaré à IDF 2011, qu'ils ont démontré une puce SRAM fonctionnelle basée sur cette technologie à IDF 2009.

Le 23 avril 2012, Intel a lancé une nouvelle gamme de processeurs, appelée Ivy Bridge , qui comporte des transistors à trois grilles. Intel travaille sur son architecture à trois portes depuis 2002, mais il a fallu attendre 2011 pour résoudre les problèmes de production de masse. Le nouveau style de transistor a été décrit le 4 mai 2011 à San Francisco. Les usines Intel devraient effectuer des mises à niveau en 2011 et 2012 pour pouvoir fabriquer les processeurs Ivy Bridge. En plus d'être utilisés dans les puces Ivy Bridge d' Intel pour les ordinateurs de bureau, les nouveaux transistors seront également utilisés dans les puces Atom d'Intel pour les appareils à faible puissance.

Le terme tri-porte est parfois utilisé de manière générique pour désigner tout FET multiporte avec trois portes ou canaux efficaces.

FET tout autour de la porte (GAAFET)

Un FET à grille globale (GAA), abrégé GAAFET, et également connu sous le nom de transistor à grille environnante (SGT), est de concept similaire à un FinFET, sauf que le matériau de la grille entoure la région du canal de tous les côtés. Selon la conception, les FET tout autour de la porte peuvent avoir deux ou quatre portes effectives. Les FET tout autour de la porte ont été caractérisés avec succès à la fois théoriquement et expérimentalement. Ils ont également été gravés avec succès sur des nanofils d' InGaAs , qui ont une mobilité électronique plus élevée que le silicium. Les GAAFET sont le successeur des FinFET, car ils peuvent fonctionner à des tailles inférieures à 7 nm. Ils ont été utilisés par IBM pour démontrer la technologie de traitement 5 nm .

Un MOSFET gate-all-around (GAA) a été démontré pour la première fois en 1988, par une équipe de recherche de Toshiba comprenant Fujio Masuoka , Hiroshi Takato et Kazumasa Sunouchi, qui ont fait la démonstration d'un GAAFET vertical à nanofils qu'ils ont appelé un "transistor à grille environnante" (SGT) . Masuoka, mieux connu comme l'inventeur de la mémoire flash , a ensuite quitté Toshiba et a fondé Unisantis Electronics en 2004 pour rechercher la technologie des portes environnantes avec l' Université de Tohoku . En 2006, une équipe de chercheurs coréens du Korea Advanced Institute of Science and Technology (KAIST) et du National Nano Fab Center a développé un transistor de 3 nm , le plus petit dispositif nanoélectronique au monde , basé sur la technologie FinFET de type gate-all-around (GAA). .

À partir de 2020, Samsung et Intel ont annoncé leur intention de produire en masse des transistors GAAFET (en particulier des transistors MBCFET) tandis que TSMC a annoncé qu'ils continueraient à utiliser des FinFET dans leur nœud 3 nm, malgré le développement de transistors GAAFET par TSMC.

FET à canaux multiples (MBC)

Un FET à canaux multiponts (MBCFET) est similaire à un GAAFET, à l'exception de l'utilisation de nanofeuilles au lieu de nanofils. MBCFET est une marque verbale (marque déposée) déposée aux États-Unis par Samsung Electronics. Samsung prévoit de produire en masse des transistors MBCFET au nœud 3 nm pour ses clients fondeurs. Intel développe également des transistors MBCFET « nanoruban ».

Besoin de l'industrie

Les transistors planaires sont au cœur des circuits intégrés depuis plusieurs décennies, au cours desquelles la taille des transistors individuels a régulièrement diminué. Au fur et à mesure que la taille diminue, les transistors planaires souffrent de plus en plus de l' effet de canal court indésirable , en particulier du courant de fuite "à l'état bloqué", qui augmente la puissance au repos requise par le dispositif.

Dans un dispositif multiporte, le canal est entouré de plusieurs portes sur plusieurs surfaces. Ainsi, il offre un meilleur contrôle électrique sur le canal, permettant une suppression plus efficace du courant de fuite "à l'état bloqué". Les portes multiples permettent également un courant amélioré dans l'état « on », également connu sous le nom de courant de commande. Les transistors multiportes offrent également de meilleures performances analogiques en raison d'un gain intrinsèque plus élevé et d'une modulation de longueur de canal plus faible. Ces avantages se traduisent par une consommation d'énergie réduite et des performances améliorées de l'appareil. Les dispositifs non planaires sont également plus compacts que les transistors planaires conventionnels, permettant une densité de transistors plus élevée qui se traduit par une microélectronique globale plus petite.

Défis d'intégration

Les principaux défis liés à l'intégration de dispositifs multiportes non planaires dans les processus de fabrication de semi-conducteurs conventionnels comprennent :

Fabrication d'une fine "ailette" en silicium de plusieurs dizaines de nanomètres de large
Fabrication de portes assorties sur plusieurs côtés de l'aileron

Modélisation compacte

Différentes structures FinFET, qui peuvent être modélisées par BSIM-CMG

BSIMCMG106.0.0, officiellement publié le 1er mars 2012 par UC Berkeley BSIM Group , est le premier modèle standard pour les FinFET. BSIM-CMG est implémenté dans Verilog-A . Des formulations basées sur le potentiel de surface physique sont dérivées pour les modèles intrinsèques et extrinsèques avec dopage corporel fini. Les potentiels de surface aux extrémités source et drain sont résolus analytiquement avec poly-appauvrissement et effets de mécanique quantique. L'effet du dopage à corps finis est capturé par une approche de perturbation. La solution de potentiel de surface analytique s'accorde étroitement avec les résultats de la simulation du dispositif 2D. Si la concentration de dopage du canal est suffisamment faible pour être négligée, l'efficacité de calcul peut être encore améliorée en définissant un drapeau spécifique (COREMOD = 1).

Tout le comportement important des transistors multi-grilles (MG) est capturé par ce modèle. L'inversion de volume est incluse dans la solution de l'équation de Poisson , par conséquent la formulation I–V suivante capture automatiquement l'effet d'inversion de volume. L'analyse du potentiel électrostatique dans le corps des MOSFET MG a fourni une équation modèle pour les effets de canal court (SCE). Le contrôle électrostatique supplémentaire des portes d'extrémité (portes supérieure/inférieure) (porte triple ou quadruple) est également capturé dans le modèle à canal court.

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