SPARC T5 - SPARC T5
 Oracle SPARC T5
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| informations générales | |
|---|---|
| Lancé | 2013 |
| Discontinué | 2017 |
| Performance | |
| Max. Fréquence d'horloge du processeur | 3,6 GHz |
| Cache | |
| Cache L1 | 16 × (16 + 16) Ko |
| Cache L2 | 16 × 128 Ko |
| Cache L3 | 8 Mo |
| Architecture et classification | |
| Min. taille de l'élément | 28 nm |
| Jeu d'instructions | SPARC V9 |
| Spécifications physiques | |
| Noyaux | |
| Produits, modèles, variantes | |
| Nom (s) de base | |
| Histoire | |
| Prédécesseur | SPARC T4 |
| Successeur | SPARC M7 |
SPARC T5 est le microprocesseur multicœur de cinquième génération de la famille SPARC T-Series d' Oracle . Il a été présenté pour la première fois au Hot Chips 24 en août 2012, et a été officiellement introduit avec les serveurs Oracle SPARC T5 en mars 2013. Le processeur est également conçu pour offrir des performances multithread élevées (16 cœurs par puce, avec 8 threads par cœur). comme haute performance à filetage unique de la même puce.
Le processeur utilise la même conception de cœur SPARC S3 que son prédécesseur, le processeur SPARC T4 , mais est implémenté dans un processus de 28 nm et fonctionne à 3,6 GHz. Le cœur S3 est un cœur à double problème qui utilise un threading dynamique et une exécution dans le désordre , incorpore une unité à virgule flottante , une unité cryptographique dédiée par cœur.
Le processeur 64 bits basé sur SPARC version 9 dispose de 16 cœurs prenant en charge jusqu'à 128 threads par processeur et évolue jusqu'à 1024 threads dans un système à 8 sockets . D'autres changements incluent la prise en charge de PCIe version 3.0 et un nouveau protocole de cohérence du cache.
Comparaison des SPARC T4, T5 et T7 / M7
Ce graphique montre certaines différences entre les puces de processeur T5 et T4.
| Processeur | SPARC T4 | SPARC T5 | T7 / M7 |
|---|---|---|---|
| Nombre maximum de puces par système | 4 | 8 | 16 |
| Cœurs par puce | 8 | 16 | 32 |
| Nombre maximum de threads par puce | 64 | 128 | 256 |
| La fréquence | 2,85 à 3,0 GHz | 3,6 GHz | 4,13 GHz |
| Cache de niveau 3 partagé | 4 Mo | 8 Mo | 64 Mo |
| MCU par puce | 2 | 4 | 4 |
| Taux de transfert par MCU | 6,4 Gbit / s | 12,8 Gbit / s | |
| Technologie des procédés | 40 nm | 28 nm | 20 nm |
| Die taille | 403 mm 2 | 478 mm 2 | |
| Version PCIe | 2,0 | 3.0 | 3.0 |
Le SPARC T5 introduit également une nouvelle fonction de gestion de l'alimentation qui comprend la prise en charge matérielle du processeur et le logiciel qui permet à l'administrateur système d'utiliser cette fonction. Les utilisateurs sélectionnent la stratégie de réaction du système aux événements de surchauffe et de surintensité. La politique de mise à l'échelle dynamique de la tension et de la fréquence (aka DVFS) peut être définie pour maintenir la fréquence de crête ou pour faire un compromis entre les performances et la consommation d'énergie.
SPARC T5 dans les systèmes
Le processeur SPARC T5 est utilisé dans les serveurs d'entrée et de taille moyenne SPARC T5-2, T5-4 et T5-8 d'Oracle . Tous les serveurs utilisent la même fréquence de processeur, le même nombre de cœurs par puce et la même configuration de cache.
Le processeur T5 comprend un réseau crossbar qui connecte les 16 cœurs avec les caches L2 au cache L3 partagé. La cohérence du cache multiprocesseur est maintenue à l'aide d'un protocole basé sur un répertoire . La conception évolue jusqu'à huit prises sans silicium supplémentaire (sans colle ). Le protocole basé sur snoopy utilisé dans les systèmes SPARC T4 a été remplacé afin de réduire la latence de la mémoire et la consommation de bande passante de cohérence.