Processus 5 nm - 5 nm process

Fabrication de dispositifs semi-conducteurs
Mise à l'échelle MOSFET ( nœuds de processus )
010 µm  – 1971 006 µm  – 1974 003 µm  – 1977  1,5 µm  – 1981 001 µm  – 1984 800 nm  – 1987 600 nm  – 1990 350 nm  – 1993 250 nm  – 1996 180 nm  – 1999 130 nm  – 2001 090 nm  – 2003 065 nm  – 2005 045 nm  – 2007 032 nm  – 2009 022 nm  – 2012 014 nm  – 2014 010 nm  – 2016 007 nm  – 2018 005 nm  – 2020
Futur 003 nm  ~ 2022 002 nm  ~ 2024
Demi-nœuds Densité CMOS Dispositif ( multi-porte ) La loi de Moore Semi-conducteur Industrie Nanoélectronique
v t e

Dans la fabrication de semi-conducteurs , la feuille de route internationale pour les appareils et les systèmes définit le processus 5  nm comme le nœud technologique MOSFET suivant le nœud 7 nm . En 2020, Samsung et TSMC sont entrés dans la production en série de puces 5 nm , fabriquées pour des sociétés telles que Apple , Marvell , Huawei et Qualcomm .

Le terme "5 nanomètres" n'a aucun rapport avec une caractéristique physique réelle (telle que la longueur de grille, le pas de métal ou le pas de grille) des transistors. Il s'agit d'un terme commercial ou marketing utilisé par l'industrie de fabrication de puces pour désigner une nouvelle génération améliorée de puces semi-conductrices en silicium en termes de densité de transistors accrue, de vitesse accrue et de consommation d'énergie réduite.

Histoire

Fond

Les effets tunnel quantiques à travers la couche d'oxyde de grille sur les transistors 7 nm et 5 nm deviennent de plus en plus difficiles à gérer en utilisant les procédés de semi-conducteurs existants. Les dispositifs à transistor unique inférieurs à 7 nm ont été démontrés pour la première fois par des chercheurs au début des années 2000. En 2002, une équipe de recherche IBM comprenant Bruce Doris, Omer Dokumaci, Meikei Ieong et Anda Mocuta a fabriqué un MOSFET silicium sur isolant (SOI) de 6 nanomètres .

En 2003, une équipe de recherche japonaise du NEC , dirigée par Hitoshi Wakabayashi et Shigeharu Yamagami, a fabriqué le premier MOSFET de 5 nm.

En 2015, IMEC et Cadence avaient fabriqué des puces de test de 5 nm. Les puces de test fabriquées ne sont pas des dispositifs entièrement fonctionnels mais servent plutôt à évaluer la structuration des couches d' interconnexion .

En 2015, Intel a décrit un concept FET à nanofil latéral (ou gate-all-around) pour le nœud de 5 nm.

En 2017, IBM a révélé qu'ils avaient créé des puces de silicium de 5 nm , en utilisant des nanofeuilles de silicium dans une configuration gate-all-around (GAAFET), une rupture avec la conception FinFET habituelle . Les transistors GAAFET utilisés avaient 3 nanofeuillets empilés les uns sur les autres, entièrement recouverts par la même grille, tout comme les FinFET ont généralement plusieurs ailettes physiques côte à côte qui sont électriquement une seule unité et sont entièrement recouvertes par la même grille. . La puce d'IBM mesurait 50 mm ² et comportait 600 millions de transistors par mm ² , pour un total de 50 milliards de transistors.

Commercialisation

En avril 2019, Samsung Electronics a annoncé qu'elle proposait ses outils de traitement 5 nm (5LPE) à ses clients depuis le quatrième trimestre 2018. En avril 2019, TSMC a annoncé que son processus 5 nm (CLN5FF, N5) avait commencé à produire des risques et que les spécifications complètes de conception de puces étaient désormais disponibles pour les clients potentiels. Le processus N5 peut utiliser EUVL sur jusqu'à 14 couches, contre seulement 5 ou 4 couches dans N6 et N7++. Pour le pas de métal minimum attendu de 28 nm, SALELE est la meilleure méthode de structuration proposée.

Pour son processus 5 nm, Samsung a commencé à atténuer les défauts de processus par une vérification et une correction automatisées, en raison de l'apparition de défauts stochastiques (aléatoires) dans le métal et les couches de traversée.

En octobre 2019, TSMC a commencé à échantillonner des processeurs A14 5 nm pour Apple .

En décembre 2019, TSMC a annoncé un rendement moyen d'environ 80 %, avec un rendement maximal par plaquette de plus de 90 % pour ses puces de test de 5 nm avec une taille de puce de 17,92 mm ² . À la mi-2020, TSMC a affirmé que son processus (N5) 5 nm offrait 1,8 fois la densité de son processus 7 nm N7, avec une amélioration de la vitesse de 15 % ou une consommation d'énergie 30 % inférieure ; une sous-version améliorée (N5P) a été revendiquée pour améliorer la N5 avec +5% de vitesse ou -10% de puissance.

Le 13 octobre 2020, Apple a annoncé une nouvelle gamme d' iPhone 12 utilisant l' A14 , ainsi que la gamme Huawei Mate 40 utilisant le HiSilicon Kirin 9000 , qui ont été les premiers appareils à être commercialisés sur le nœud 5 nm de TSMC. Plus tard, le 10 novembre 2020, Apple a également dévoilé trois nouveaux modèles de Mac utilisant l' Apple M1 , une autre puce de 5 nm. Selon Semianalysis, le processeur A14 a une densité de transistors de 134 millions de transistors par mm ² .

5 nœuds de processus nm

Le pas de grille de transistor est également appelé CPP (contact poly pitch) et le pas d'interconnexion est également appelé MMP (minimum metal pitch).

Au-delà de 5 nm

3 nm (3 nanomètres) est le terme habituel pour le prochain nœud après 5 nm. À partir de 2021, TSMC prévoit de commercialiser le nœud 3 nm pour 2022, tandis que Samsung et Intel ont des plans pour 2023.

3,5 nm a également été donné comme nom pour le premier nœud au-delà de 5 nm.

Les références

Liens externes

• procédé de lithographie 5 nm