SPARC64 V - SPARC64 V

SPARC64V
informations générales
Lancé 2001
Conçu par Fujitsu
Performance
Max. Fréquence d'horloge du processeur 1,10 GHz à 1,35 GHz
Architecture et classement
Jeu d'instructions SPARC V9
Spécifications physiques
Noyaux

Le SPARC64 V ( Zeus ) est un microprocesseur SPARC V9 conçu par Fujitsu . Le SPARC64 V a été à la base d'une série de processeurs successifs conçus pour les serveurs, et plus tard, les supercalculateurs.

Les séries de serveurs sont les SPARC64 V+, VI, VI+, VII, VII+, X, X+ et XII. Le SPARC64 VI et ses successeurs jusqu'au VII+ ont été utilisés dans les serveurs Fujitsu et Sun (plus tard Oracle ) SPARC Enterprise M-Series . En plus des serveurs, une version du SPARC64 VII a également été utilisée dans le supercalculateur Fujitsu FX1 disponible dans le commerce. Depuis octobre 2017, le SPARC64 XII est le dernier processeur de serveur, et il est utilisé dans les serveurs Fujitsu et Oracle M12.

La série de superordinateurs était basée sur le SPARC64 VII et comprend les SPARC64 VIIfx, IXfx et XIfx. Le SPARC64 VIIIfx a été utilisé dans l' ordinateur K et le SPARC64 IXfx dans le PRIMEHPC FX10 disponible dans le commerce . Depuis juillet 2016, le SPARC64 XIfx est le dernier processeur de supercalculateur, et il est utilisé dans le supercalculateur Fujitsu PRIMEHPC FX100.

Histoire

À la fin des années 1990, HAL Computer Systems , une filiale de Fujitsu, concevait un successeur au SPARC64 GP sous le nom de SPARC64 V. Annoncé pour la première fois au Microprocessor Forum 1999, le HAL SPARC64 V aurait fonctionné à 1 GHz et aurait une large organisation superscalaire avec superspeculation , un cache de trace d' instructions L1 , un cache de données L1 petit mais très rapide de 8 Ko et des caches L2 séparés pour les instructions et les données. Il a été conçu selon le procédé CS85 de Fujitsu, un procédé CMOS de 0,17 m avec six niveaux d'interconnexion en cuivre ; et aurait consisté en 65 millions de transistors sur une puce de 380 mm 2 . Initialement prévu pour une sortie fin 2001 sur les serveurs Fujitsu GranPower, il a été annulé à la mi-2001 lorsque HAL a été fermé par Fujitsu et remplacé par une conception Fujitsu.

Les premiers Fujitsu SPARC64 V ont été fabriqués en décembre 2001. Ils fonctionnaient entre 1,1 et 1,35 GHz. La feuille de route SPARC64 2003 de Fujitsu montrait que la société prévoyait une version à 1,62 GHz pour une sortie fin 2003 ou début 2004, mais elle a été annulée en faveur du SPARC64 V+. Le SPARC64 V a été utilisé par Fujitsu dans leurs serveurs PRIMEPOWER.

Le SPARC64 V a été présenté pour la première fois au Microprocessor Forum 2002. Lors de son introduction, il avait la fréquence d'horloge la plus élevée des processeurs de serveur SPARC et 64 bits en production ; et la note SPEC la plus élevée de tous les processeurs SPARC.

La description

Le SPARC64 V est un microprocesseur superscalaire à quatre émissions avec une exécution dans le désordre . Il était basé sur le microprocesseur mainframe Fujitsu GS8900 .

Pipeline

Le SPARC64 V récupère jusqu'à huit instructions du cache d'instructions au cours de la première étape et les place dans un tampon d'instructions de 48 entrées. Dans l'étape suivante, quatre instructions sont extraites de ce tampon, décodées et envoyées aux stations de réserve appropriées. Le SPARC64 V possède six stations de réserve, deux qui servent les unités entières, une pour les générateurs d'adresses, deux pour les unités à virgule flottante et une pour les instructions de branchement. Chaque entier, générateur d'adresses et unité à virgule flottante a une station de réserve à huit entrées. Chaque station de réserve peut envoyer une instruction à son unité d'exécution. L'instruction envoyée dépend d'abord de la disponibilité de l'opérande puis de son ancienneté. Les instructions plus anciennes ont une priorité plus élevée que les plus récentes. Les stations de réserve peuvent envoyer des instructions de manière spéculative (envoi spéculatif). C'est-à-dire que des instructions peuvent être envoyées aux unités d'exécution même lorsque leurs opérandes ne sont pas encore disponibles mais le seront au début de l'exécution. Au cours de la sixième étape, jusqu'à six instructions sont envoyées.

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Les fichiers de registre sont lus lors de la septième étape. L'architecture SPARC a des fichiers de registre séparés pour les instructions entières et à virgule flottante. Le fichier de registre d'entiers a huit fenêtres de registre. Le JWR (Joint Work Register) contient 64 entrées et possède huit ports de lecture et deux ports d'écriture. Le JWR contient un sous-ensemble des huit fenêtres de registre, les fenêtres de registre précédente, actuelle et suivante. Son but est de réduire la taille du fichier de registre afin que le microprocesseur puisse fonctionner à des fréquences d'horloge plus élevées. Le fichier de registre à virgule flottante contient 64 entrées et possède six ports de lecture et deux ports d'écriture.

Exécution

L'exécution commence au cours de la neuvième étape. Il existe six unités d'exécution, deux pour les entiers, deux pour les chargements et les stockages et deux pour les virgules flottantes. Les deux unités d'exécution entières sont désignées par EXA et EXB. Les deux ont une unité arithmétique et logique (ALU) et une unité de décalage, mais seul EXA a des unités de multiplication et de division. Les chargements et les stockages sont exécutés par deux générateurs d'adresses (AG) désignés AGA et AGB. Ce sont de simples ALU utilisées pour calculer les adresses virtuelles.

Les deux unités à virgule flottante (FPU) sont désignées FLA et FLB. Chaque FPU contient un additionneur et un multiplicateur, mais seul le FLA a une unité graphique attachée. Ils exécutent des instructions d' addition, de soustraction, de multiplication, de division, de racine carrée et de multiplication-addition . Contrairement à son successeur SPARC64 VI , le SPARC64 V effectue la multiplication-addition avec des opérations de multiplication et d'addition séparées, donc avec jusqu'à deux erreurs d'arrondi. L'unité graphique exécute des instructions Visual Instruction Set (VIS), un ensemble d' instructions à une seule instruction et à plusieurs données (SIMD). Toutes les instructions sont en pipeline, à l'exception de la division et de la racine carrée, qui sont exécutées à l'aide d'algorithmes itératifs. L'instruction FMA est mise en œuvre en lisant trois opérandes dans le registre d'opérandes, en multipliant deux des opérandes, en transmettant le résultat et le troisième opérande à l'additionneur et en les ajoutant pour produire le résultat final.

Les résultats des unités d'exécution et des charges ne sont pas écrits dans le fichier de registre. Pour maintenir l'ordre du programme, ils sont écrits dans des tampons de mise à jour, où ils résident jusqu'à leur validation. Le SPARC64 V possède des tampons de mise à jour séparés pour les unités entières et à virgule flottante. Les deux ont 32 entrées chacun. Le registre d'entiers a huit ports de lecture et quatre ports d'écriture. La moitié des ports d'écriture est utilisée pour les résultats des unités d'exécution entières et l'autre moitié pour les données renvoyées par les charges. Le tampon de mise à jour à virgule flottante a six ports de lecture et quatre ports d'écriture.

L'engagement a lieu au plus tôt au cours de l'étape dix. Le SPARC64 V peut valider jusqu'à quatre instructions par cycle. Au cours de la onzième étape, les résultats sont écrits dans le fichier de registre, où ils deviennent visibles pour le logiciel.

Cacher

Le SPARC64 V a une hiérarchie de cache à deux niveaux. Le premier niveau se compose de deux caches, un cache d'instructions et un cache de données. Le deuxième niveau consiste en un cache unifié intégré.

Les caches de niveau 1 (L1) ont chacun une capacité de 128 Ko. Ils sont tous deux associatifs bidirectionnels et ont une taille de ligne de 64 octets. Ils sont virtuellement indexés et étiquetés physiquement. Le cache d'instructions est accessible via un bus 256 bits. Le cache de données est accessible avec deux bus 128 bits. Le cache de données se compose de huit banques séparées par des limites de 32 bits. Il utilise une politique de réécriture. Le cache de données écrit dans le cache L2 avec son propre bus unidirectionnel 128 bits.

Le cache de second niveau a une capacité de 1 ou 2 Mo et l'associativité définie dépend de la capacité.

Bus système

Le microprocesseur possède un bus système de 128 bits qui fonctionne à 260 MHz. Le bus peut fonctionner en deux modes, débit de données unique (SDR) ou débit de données doubles (DDR), ce qui donne une bande passante maximale de 4,16 ou 8,32 Go/s, respectivement.

Physique

Le SPARC64 V se composait de 191 millions de transistors, dont 19 millions sont contenus dans des circuits logiques. Il a été fabriqué selon un procédé de métallisation de cuivre à huit couches de 0,13 m , et de silicium sur isolant (SOI) complémentaire métal-oxyde-semiconducteur (CMOS) . La matrice mesurait 18,14 mm sur 15,99 mm pour une surface de matrice de 290 mm 2 .

Électrique

A 1,3 GHz, le SPARC64 V a une puissance dissipée de 34,7 W. Les serveurs Fujitsu PrimePower qui utilisent le SPARC64 V fournissent une tension légèrement supérieure au microprocesseur pour lui permettre de fonctionner à 1,35 GHz. L'augmentation de la tension d'alimentation et de la fréquence de fonctionnement a augmenté la dissipation de puissance à ~ 45 W.

SPARC64 V+

SPARC64 V+
informations générales
Lancé 2004
Conçu par Fujitsu
Performance
Max. Fréquence d'horloge du processeur 1,65 GHz à 2,16 GHz
Architecture et classement
Jeu d'instructions SPARC V9
Spécifications physiques
Noyaux

Le SPARC64 V+ , nom de code « Olympus-B », est un développement ultérieur du SPARC64 V. Les améliorations par rapport au SPARC64 V comprenaient des fréquences d'horloge plus élevées de 1,82 à 2,16 GHz et un cache L2 plus important de 3 ou 4 Mo.

Le premier SPARC64 V+, une version 1,89 GHz, a été livré en septembre 2004 dans les Fujitsu PrimePower 650 et 850. En décembre 2004, une version 1,82 GHz a été livrée dans le PrimePower 2500. Ces versions ont un cache L2 de 3 Mo. En février 2006, quatre versions ont été introduites : les versions 1,65 et 1,98 GHz avec 3 Mo de caches L2 livrées dans les PrimePower 250 et 450 ; et les versions 2,08 et 2,16 GHz avec 4 Mo de caches L2 livrées dans les modèles milieu de gamme et haut de gamme.

Il contenait environ 400 millions de transistors sur une puce de 18,46 mm sur 15,94 mm pour une surface de 294,25 mm 2 . Il a été fabriqué selon un procédé CMOS 90 nm avec dix niveaux d' interconnexion en cuivre .

SPARC64 VI

SPARC64 VI
informations générales
Lancé 2007
Performance
Max. Fréquence d'horloge du processeur 2150 - 2400
Cacher
Cache L1 128  Ko par cœur
Cache L2 4 à 6 Mo par cœur
Architecture et classement
Instructions SPARC V9
Spécifications physiques
Transistors
Noyaux
Histoire
Prédécesseur SPARC64 V+
Successeur SPARC64 VII

Le SPARC64 VI , nom de code Olympus-C, est un processeur à deux cœurs (le premier processeur SPARC64 multicœur) qui a succédé au SPARC64 V+ . Il est fabriqué par Fujitsu selon un procédé de 90 nm, 10 couches de cuivre, CMOS silicium sur isolant (SOI), qui a permis d'intégrer deux cœurs et un cache L2 sur une puce. Chaque cœur est un processeur SPARC64 V+ modifié . L'une des principales améliorations est l'ajout du multi-threading à gros grains (CMT) bidirectionnel , que Fujitsu a appelé le multi-threading vertical (VMT). Dans CMT, quel thread est exécuté est déterminé par le partage du temps, ou si le thread exécute une opération à longue latence, alors l'exécution est basculée sur l'autre thread. L'ajout de CMT nécessitait la duplication du compteur de programme et des registres de contrôle, d'entier et de virgule flottante, il y a donc un jeu de chacun pour chaque thread. Une instruction à virgule flottante fusionnée-additionnelle (FMA) a également été ajoutée, le premier processeur SPARC à le faire.

Les cœurs partagent un cache L2 unifié sur matrice de 6 Mo. Le cache L2 est associatif à 12 voies et possède des lignes de 256 octets. Le cache est accessible via deux bus unidirectionnels, un bus de lecture 256 bits et un bus d'écriture 128 bits. Le SPARC64 VI dispose d'un nouveau bus système, le Jupiter Bus. Le SPARC64 VI était composé de 540 millions de transistors. La matrice mesure 20,38 mm sur 20,67 mm (421,25 mm 2 ).

Le SPARC64 VI devait initialement être introduit à la mi-2004 dans les serveurs PrimePower de Fujitsu. Le développement des PrimerPowers a été annulé après que Fujitsu et Sun Microsystems ont annoncé en juin 2004 qu'ils collaboreraient sur de nouveaux serveurs appelés Advanced Product Line (APL). Ces serveurs devaient être introduits à la mi-2006, mais ont été retardés jusqu'en avril 2007, date à laquelle ils ont été introduits sous le nom de SPARC Enterprise . Les processeurs SPARC64 VI présentés dans le SPARC Enterprise lors de son annonce étaient une version à 2,15 GHz avec un cache L2 de 5 Mo et des versions à 2,28 et 2,4 GHz avec des caches L2 de 6 Mo.

SPARC64 VII

Le SPARC64 VII (auparavant appelé SPARC64 VI+), nom de code Jupiter , est un développement ultérieur du SPARC64 VI annoncé en juillet 2008. Il s'agit d'un microprocesseur quadricœur. Chaque cœur est capable de multithreading simultané bidirectionnel (SMT), qui remplace le multithreading bidirectionnel à gros grains , appelé multithreading vertical (VMT) par Fujitsu. Ainsi, il peut exécuter huit threads simultanément. D'autres modifications incluent davantage de fonctionnalités RAS ; le fichier de registre d'entiers est désormais protégé par ECC et le nombre de vérificateurs d'erreurs a été augmenté à environ 3 400. Il se compose de 600 millions de transistors, mesure 21,31 mm × 20,86 mm (444,63 mm 2 ) et est fabriqué par Fujitsu dans son procédé d'interconnexion en cuivre CMOS 65 nm .

Le SPARC64 VII a été présenté dans le SPARC Enterprise . Il est compatible socket avec son prédécesseur, le SPARC64 VI, et peut être mis à niveau sur site. Les SPARC64 VII pourraient coexister, tout en fonctionnant à leur fréquence d'horloge native, aux côtés des SPARC64 VI. Les premières versions du SPARC64 VII étaient une version 2,4 GHz avec un cache L2 de 5 Mo utilisé dans les SPARC Enterprise M4000 et M5000, et une version 2,52 GHz avec un cache L2 de 6 Mo. Le 28 octobre 2008, une version 2,52 GHz avec un cache L2 de 5 Mo a été introduite dans le SPARC Enterprise M3000. Le 13 octobre 2009, Fujitsu et Sun ont présenté de nouvelles versions du SPARC64 VII (nom de code Jupiter+ ), une version 2,53 GHz avec un cache L2 de 5,5 Mo pour les M4000 et M5000, et une version 2,88 GHz avec un cache L2 de 6 Mo pour le M8000 et le M9000. Le 12 janvier 2010, une version 2,75 GHz avec un cache L2 de 5 Mo a été introduite dans le M3000.

SPARC64 VII+

Le SPARC64 VII+ ( Jupiter-E ), appelé M3 par Oracle, est un développement ultérieur du SPARC64 VII. La fréquence d'horloge a été augmentée jusqu'à 3 GHz et la taille du cache L2 a été doublée à 12 Mo. Cette version a été annoncée le 2 décembre 2010 pour les serveurs haut de gamme SPARC Enterprise M8000 et M9000. Ces améliorations ont entraîné une augmentation d'environ 20 % des performances globales. Une version à 2,66 GHz était destinée aux modèles M4000 et M5000 de milieu de gamme. Le 12 avril 2011, une version 2,86 GHz avec deux ou quatre cœurs et un cache L2 de 5,5 Mo a été annoncée pour le M3000 bas de gamme. Le VII+ est compatible socket avec son prédécesseur, le VII. Les serveurs SPARC Enterprise M-Series haut de gamme existants peuvent être mis à niveau vers les processeurs VII+ sur le terrain.

SPARC64 VIIIfx

Une lame d' ordinateur K dotée de quatre processeurs SPARC64 VIIIfx (sous les plus gros échangeurs de chaleur )
SPARC64 VIIIfx 2.00GHz.jpg

Le SPARC64 VIIIfx ( Venus ) est un processeur à huit cœurs basé sur le SPARC64 VII conçu pour le calcul haute performance (HPC). De ce fait, le VIIIfx n'a pas succédé au VII, mais a coexisté avec lui. Il se compose de 760 millions de transistors, mesure 22,7 mm sur 22,6 (513,02 mm 2 ;), est fabriqué selon le processus CMOS 45 nm de Fujitu avec des interconnexions en cuivre et possède 1 271 broches d'E/S. Le VIIIfx a des performances de pointe de 128  GFLOPS et une consommation électrique typique de 58 W à 30 °C pour une efficacité de 2,2 GFLOPS/W. Le VIIIfx possède quatre contrôleurs de mémoire intégrés pour un total de huit canaux mémoire . Il se connecte à 64 Go de SDRAM DDR3 et dispose d'une bande passante mémoire maximale de 64 Go/s.

Histoire

Le VIIIfx a été développé pour le projet de superordinateur de nouvelle génération (également appelé Kei Soku Keisenki et projet Keisoku) lancé par le ministère japonais de l'Éducation, de la Culture, des Sports, de la Science et de la Technologie en janvier 2006. Le projet visait à produire le superordinateur le plus rapide au monde avec des performances de plus de 10 PFLOPS en mars 2011. Les sociétés engagées pour développer le supercalculateur étaient Fujitsu, Hitachi et NEC . Le supercalculateur était initialement prévu pour avoir une architecture hybride contenant des processeurs scalaires et vectoriels . Le VIIIfx conçu par Fujitsu devait être le processeur scalaire, le processeur vectoriel ayant été conçu conjointement par Hitachi et NEC. Cependant, en raison de la crise financière de 2007-2008 , Hitachi et NEC ont annoncé en mai 2009 qu'ils quitteraient le projet car la fabrication du matériel dont ils étaient responsables entraînerait des pertes financières pour eux. Par la suite, Fujitsu a repensé le supercalculateur pour utiliser le VIIIfx comme son seul type de processeur.

En 2010, le supercalculateur qui serait construit par le projet a été nommé l' ordinateur K . Situé au RIKEN 's Advanced Institute for Computational Science (AICS) à Kobe , au Japon; il tire ses performances de 88 128 processeurs VIIIfx. En juin 2011, le comité du projet TOP500 a annoncé que l'ordinateur K (toujours incomplet avec seulement 68 544 processeurs) dépassait la référence LINPACK à 8 162  PFLOPS , réalisant 93 % de ses performances de pointe, ce qui en fait le supercalculateur le plus rapide au monde à cette époque.

La description

Le cœur VIIIfx est basé sur celui du SPARC64 VII avec de nombreuses modifications pour HPC, à savoir les extensions de calcul haute performance-arithmétique (HPC-ACE), une extension conçue par Fujitsu pour l'architecture SPARC V9. Le multi-threading à gros grains a été supprimé du front-end, la taille du cache d'instructions L1 a été réduite de moitié à 32 Ko; et le nombre d'entrées de cache d'adresse cible de branche (BTAC) réduit à 1 024 au lieu de 8 192 et son associativité réduite à deux au lieu de huit ; et un étage pipeline supplémentaire a été inséré avant le décodeur d'instructions. Cette étape accueillait le plus grand nombre de registres entiers et à virgule flottante définis par HPC-ACE. L'architecture SPARC V9 a été conçue pour n'avoir que 32 registres de nombres entiers et 32 ​​registres de nombres à virgule flottante. Le codage des instructions SPARC V9 limitait le nombre de registres spécifiables à 32. Pour spécifier les registres supplémentaires, HPC-ACE a une instruction "préfixe" qui suivrait immédiatement une ou deux instructions SPARC V9. L'instruction de préfixe contenait (principalement) les parties des numéros de registre qui ne pouvaient pas tenir dans une instruction SPARC V9. Cette étape de pipeline supplémentaire était celle où jusqu'à quatre instructions SPARC V9 étaient combinées avec jusqu'à deux instructions de préfixe dans l'étape précédente. Les instructions combinées ont ensuite été décodées dans l'étape suivante du pipeline.

Le back-end a également été fortement modifié. Le nombre d'entrées de station de réservation pour les instructions de branche et d'entier a été réduit à six et dix, respectivement. Des registres ont été ajoutés aux fichiers de registres entiers et à virgule flottante : le fichier de registres entiers a gagné 32 et il y avait un total de 256 registres à virgule flottante. Les registres d'entiers supplémentaires ne font pas partie des fenêtres de registre définies par SPARC V9, mais sont toujours accessibles via l'instruction de préfixe ; et les 256 registres à virgule flottante pourraient être utilisés à la fois par des instructions à virgule flottante scalaires et par des instructions SIMD entières et à virgule flottante. Une étape de pipeline supplémentaire a été ajoutée au début du pipeline d'exécution à virgule flottante pour accéder au fichier de registre à virgule flottante plus volumineux. Les instructions SIMD 128 bits de HPC-ACE ont été implémentées en ajoutant deux unités à virgule flottante supplémentaires pour un total de quatre. L'exécution SIMD peut effectuer jusqu'à quatre opérations de fusion-multiplication-addition simple ou double précision (huit FLOP) par cycle. Le nombre d'entrées dans la file d'attente de chargement est passé de 16 à 20, et la taille du cache de données L1 a été réduite de moitié à 32 Ko. Le nombre d'entrées de la pile de validation, qui déterminait le nombre d'instructions pouvant être en cours dans le back-end, a été réduit de 64 à 48.

Spécifications diverses

  • Plage d'adresses physiques : 41 bits
  • Cache :
  • L1 : 32  Ko de données associatives d'ensemble bidirectionnelles , 32 Ko d'instructions associatives d'ensemble bidirectionnelles (ligne de cache de 128 octets), sectorisées
  • L2 : 6  Mo 12 voies ensemble-associatif (ligne de 128 octets), index-haché, sectorisé
  • Une micro-TLB à 16 entrées ; et TLB associatif à quatre voies à 256 entrées pour les instructions
  • Un TLB associatif à quatre voies à 512 entrées pour les données, pas de cache victime
  • Tailles des pages : 8 Ko, 64 Ko, 512 Ko, 4 Mo, 32 Mo, 256 Mo, 2 Go

SPARC64 IXfx

Le SPARC64 IXfx est une version améliorée du SPARC64 VIIIfx conçue par Fujitsu et LSI, révélée pour la première fois lors de l'annonce du supercalculateur PRIMEHPC FX10 le 7 novembre 2011. Elle, avec le PRIMEHPC FX10, est une commercialisation des technologies apparues pour la première fois dans le Ordinateur VIIIfx et K. Par rapport au VIIIfx, les améliorations organisationnelles comprenaient le doublement du nombre de cœurs à 16, le doublement de la quantité de cache L2 partagé à 12 Mo et l'augmentation de la bande passante maximale de la mémoire SDRAM DDR3 à 85 Go/s. L'IXfx fonctionne à 1,848 GHz, a une performance de pointe de 236,5 GFLOPS et consomme 110 W pour une efficacité énergétique de plus de 2 GFLOPS par watt. Il se composait de 1 milliard de transistors et a été mis en œuvre dans un processus CMOS de 40 nm avec des interconnexions en cuivre.

SPARC64 X

Le SPARC64 X est un microprocesseur serveur à 16 cœurs annoncé en 2012 et utilisé dans les serveurs M10 de Fujitsu (qui sont également commercialisés par Oracle). Le SPARC64 X est basé sur le SPARC64 VII+ avec des améliorations significatives de son organisation du cœur et de la puce. Les cœurs ont été améliorés par l'inclusion d'une table d'historique de modèles pour la prédiction de branche , l' exécution spéculative de charges , plus d'unités d'exécution, la prise en charge de l'extension HPC-ACE (à l'origine du SPARC64 VIIIfx), un pipeline plus profond pour une fréquence d'horloge de 3,0 GHz, et accélérateurs pour la cryptographie , la base de données et les fonctions d'arithmétique et de conversion de nombres décimaux à virgule flottante. Les 16 cœurs partagent un cache L2 unifié de 24 Mo et 24 voies associatif. Les améliorations de l'organisation des puces incluent quatre contrôleurs de mémoire SDRAM DDR3 intégrés , un multitraitement symétrique à quatre voies sans colle, dix canaux SERDES pour une évolutivité de multitraitement symétrique à 64 sockets et deux contrôleurs PCI Express 3.0 intégrés . Le SPARC64 X contient 2,95 milliards de transistors, mesure 23,5 mm sur 25 mm (637,5 mm 2 ) et est fabriqué selon un procédé CMOS 28 nm avec des interconnexions en cuivre.

SPARC64 X+

Le SPARC64 X+ est un processeur SPARC64 X amélioré annoncé en 2013. Il présente des améliorations mineures de l'organisation principale et une fréquence d'horloge de 3,5 GHz plus élevée obtenue grâce à une meilleure conception et disposition des circuits. Il contenait 2,99 milliards de transistors, mesurant 24 mm sur 25 mm (600 mm 2 ), et est fabriqué selon le même processus que le SPARC64 X. Le 8 avril 2014, des pièces à vitesse réduite à 3,7 GHz sont devenues disponibles en réponse à l'introduction de nouveaux Modèles Xeon E5 et E7 d' Intel ; et l'introduction imminente du POWER8 par IBM .

SPARC64 XIfx

Fujitsu a présenté le SPARC64 XIfx en août 2014 lors du symposium Hot Chips . Il est utilisé dans le supercalculateur Fujitsu PRIMEHPC FX100, qui a succédé au PRIMEHPC FX10 . Le XIfx fonctionne à 2,2 GHz et a une performance maximale de 1,1 TFLOPS. Il se compose de 3,75 milliards de transistors et est fabriqué par la Taiwan Semiconductor Manufacturing Company dans son processus de grille métallique à κ élevé de 20 nm (HKMG). Le rapport sur le microprocesseur a estimé que la matrice avait une surface de 500 mm 2 ; et une consommation électrique typique de 200 W.

Le XIfx possède 34 cœurs, dont 32 sont des cœurs de calcul utilisés pour exécuter les applications utilisateur et 2 cœurs assistants utilisés pour exécuter le système d'exploitation et d'autres services système. La délégation des applications utilisateur et du système d'exploitation à des cœurs dédiés améliore les performances en garantissant que les caches privés des cœurs de calcul ne sont pas partagés ou perturbés par des instructions et des données non applicatives. Les 34 cœurs sont en outre organisés en deux groupes de mémoire de base ( CMG ), chacun composé de 16 cœurs de calcul et d'un cœur assistant partageant un cache unifié L2 de 12 Mo. La division des cœurs en CMG a permis d'intégrer 34 cœurs sur un seul die en facilitant la mise en œuvre de la cohérence du cache et en évitant le partage du cache L2 entre 34 cœurs. Les deux CMG partagent la mémoire via une organisation ccNUMA .

Le noyau XIfx était basé sur le SPARC64 X+ avec des améliorations organisationnelles. Le XIfx implémente une version améliorée des extensions HPC-ACE (HPC-ACE2), qui a doublé la largeur des unités SIMD à 256 bits et ajouté de nouvelles instructions SIMD. Par rapport au SPARC64 IXfx, le XIfx a une amélioration d'un facteur de 3,2 pour la double précision et de 6,1 pour la simple précision. Pour compléter la largeur accrue des unités SIMD, la bande passante du cache L1 a été augmentée à 4,4 To/s.

Les améliorations apportées à l'organisation du SoC concernaient la mémoire et les interfaces d'interconnexion. Les contrôleurs de mémoire intégrés ont été remplacés par quatre interfaces Hybrid Memory Cube (HMC) pour réduire la latence de la mémoire et améliorer la bande passante mémoire. Selon le Microprocessor Report , l'IXfx a été le premier processeur à utiliser des HMC. Le XIfx est connecté à 32 Go de mémoire fournis par huit consoles HMC de 4 Go. Les consoles HMC sont des versions à 16 voies, chaque voie fonctionnant à 15 Gbit/s. Chaque CMG possède deux interfaces HMC et chaque interface HMC est connectée à deux HMC via ses propres ports. Chaque CMG dispose de 240 Go/s (120 Go/s en entrée et 120 Go/s en sortie) de bande passante mémoire.

Le XIfx a remplacé les dix canaux SERDES par un contrôleur d'interconnexion Tofu externe par un contrôleur intégré à dix ports pour l'interconnexion Tofu2 de deuxième génération. Tofu2 est un réseau maillé/torus 6D avec une bande passante full-duplex de 25 Go/s (12,5 Go/s par direction, 125 Go/s pour dix ports) et une architecture de routage améliorée.

Futur

Fujitsu a annoncé lors de l' International Supercomputing Conference en juin 2016 que son futur supercalculateur exascale comportera des processeurs de sa propre conception qui implémentent l' architecture ARMv8 . L' A64FX implémentera des extensions à l'architecture ARMv8, équivalentes à HPC-ACE2, que Fujitsu développe avec ARM Holdings .

SPARC64 XII

Les cœurs Sparc64-XII fonctionnent à 3,9 GHz sur le processus 20 nm de TSMC . 5,5 milliards de transistors et 153 Go/sec de bande passante mémoire et le seul fournisseur UNIX capable d'exécuter Solaris 10 sur bare metal . Le package CPU comprend jusqu'à 12 cœurs × SMT 8 voies (96 threads).

Remarques

Les références

Lectures complémentaires

SPARC64V
  • Ando, ​​H.; Yoshida, Y. ; Inoue, A.; Sugiyama, I. ; Asakawa, T. ; Morita, K.; Muta, T.; Motokurumada, T.; Okada, S.; Yamashita, H.; Satsukawa, Y. ; Konmoto, A.; Yamashita, R.; Sugiyama, H. (13 février 2003). Un microprocesseur SPARC64 de cinquième génération à 1,3 GHz . 2003 Conférence internationale IEEE sur les circuits à semi-conducteurs. Solid-State Circuits Conference, 1997. Digest of Technical Papers. 43e Isscc., 1997 IEEE International . pp. 246, 491. doi : 10.1109/ISSCC.2003.1234286 . ISBN 0-7803-7707-9. ISSN  0193-6530 .
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SPARC64 X
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SPARC64 XIfx
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